Abschließend sei die Problematik der Taktverteilung noch anhand eines kleinen Beispiels demonstriert: In Listing 5.6 findet sich der VHDL-Code eines paramterisierbaren Schieberegisters, welches die Daten an sin über eine durch den Generic width definierte Anzahl von Flipflops zum Ausgang sout schiebt und somit das Signal an sin eine entsprechende Anzahl von Taktschritten verzögert.
Listing 5.6: Schieberegister.
Das Ergebnis der Synthese für eine Länge des Schiebregisters von 4 Flipflops zeigt Abbildung 5.42. Bei der Synthese kann durch Wahl des Takttreibers festgelegt werden, wie der Takt später beim P&R verdrahtet werden soll. Wir verdrahten ...
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