VHDL-Synthese, 7th Edition

4    Tri-State- und Don’t-Care-Modellierung

In diesem Kapitel soll zunächst die Modellierung von Tri-State-Treibern vorgestellt werden, die z.B. für eine bidirektionale Buskommunikation erforderlich ist. Dazu werden die Datentypen std_ulogic und std_logic eingeführt, mit denen Signale zusätzlich zur logischen '1' bzw. '0' auch hochohmig ('Z') gelegt werden können. Zugleich kann mit diesen Datentypen Signalen und Variablen der Don’t-Care-Wert ('-') zugewiesen werden, sodass in vielen Entwurfssystemen eine Logikminimierung durchgeführt werden kann. Mit den Signalwerten 'U' und 'X' lassen sich beim Einschalten undefinierte Signalwerte bzw. während des Betriebs auch Signalkonflikte beschreiben. Schlußendlich erfordern viele ASIC-Entwurfsbibliotheken ...