May 2015
Intermediate to advanced
494 pages
12h 53m
German
Die VHDL-Synthese wird üblicherweise vom Synthesewerkzeug in den folgenden, nacheinander ablaufenden Schritten durchgeführt (vgl. dazu auch das einführende Kap. 1.3):
• Compilation: Analyse der syntaktischen Korrektheit aller am Design beteiligten VHDL-Module.
• Elaboration: Überprüfung der Hierarchie aller Module auf Vollständigkeit und Konsistenz der Eingangs- bzw. Ausgangssignale sowie Auswertung der generic-Parameter.
• Architektur-Optimierung: Das ist die optimierende Übersetzung einer VHDL-Verhal-tensbeschreibung in eine strukturelle Beschreibung mit elementaren strukturellen Operatoren (z.B. Addition, Multiplikation etc.). Üblicherweise wird die strukturelle Beschreibung in Operationswerk ...