May 2015
Intermediate to advanced
494 pages
12h 53m
German
11 Anhang
Nachfolgend werden die im Text umfassend diskutierten Hinweise für einen VHDL-Entwurfsstil zusammengefasst, der eine Äquivalenz der Simulations- und Synthesesemantik auf RTL-Ebene garantieren soll. Diese Empfehlungen sollen es Lesern mit geringer VHDL-Codierungserfahrung erleichtern, typische Anfängerfehler zu vermeiden.
1. Strukturieren Sie den VHDL-Code in Komponenten oder Prozesse auf RTL-Ebene: Kombinatorische und getaktete Ausgangssignale von Hardwarefunktionsblöcken sollten in getrennten Prozessen modelliert werden. Zulässig sind jedoch Prozesse mit kombinatorischer Logik am Eingang der Flipflops.
Diese Maßnahme unterstützt die RTL-Synthesewerkzeuge bei ihrer Arbeit. Außerdem erleichtert ...