Eingebettete Systeme, 2nd Edition

Demnach lautet die Antwort auf die obige Frage: Die Werte der beiden Signale werden in unseren Beispielen in der VHDL-Simulation vertauscht und zwar unabhängig von der Reihenfolge derZuweisungen. Das bedeutet auch, dass die Signalzuweisungen scheinbar parallel erfolgen. Der Simulator führt diese Aktionen in einer Zeit durch, die als Delta-Zyklus oder Delta-Delaybezeichnet wird. Der Deltazyklus verbraucht die Simulationszeit null, das heißt für die Aktion der (scheinbar) parallelen Signalzuweisungen wird die Simulationsuhr angehalten. Wir betrachten den Simulationsablauf von Anfang an: Nach dem Start der Simulation zur Simulationszeit t=0 steht zunächst die Simulationsuhr still und die VHDL-Beschreibung wird vom Simulator einmal nach der obigen ...