5Physikalische Realisierung und Timing Analyse

Nach der im vorigen Kapitel beschriebenen Logiksynthese des VHDL-Codes soll die durch die Synthese erzeugte Gatter-Netzliste in eine physikalische Realisierung umgesetzt werden. Während dies beim ASIC das Erstellen der Layoutdaten erfordert, bedeutet dies bei PLDs die Erstellung der Programmierdaten. Diese Arbeiten werden häufig als physikalischer Entwurf“ (engl.: physical design) bezeichnet. Wir wollen in diesem Kapitel die Vorgehensweise und die wesentlichen Probleme beim physikalischen Entwurf darstellen. Obwohl wir dies anhand des FPGA-Entwurfs tun, so lassen sich doch viele der im Folgenden beschriebenen Vorgehensweisen und Problemstellungen auch auf den erheblich aufwändigeren Entwurf von ...

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